• Acquire
Hide↑
Journals →  Материалы электронной техники →  2010 →  #2 →  Back

ArticleName Некоторые тенденции развития и совершенствования КМОП–технологии нанометрового топологического диапазона
ArticleAuthor О. М. Орлов, В. Н. Мурашев
ArticleAuthorData О. М. Орлов, кандидат техн. наук, начальник лаборатории, ОАО “НИИ молекулярной электроники и завод „Микрон“, 124460, Зеленоград, К-460, 1-й Западный проезд, д. 12, стр.1, e-mail: ovksh@yandex.ru, В. Н. Мурашев, доктор техн. наук, профессор, ФГОУ ВПО “Национальный исследовательский технологический университет “МИСиС”, 119049, г. Москва, Ленинский просп., д. 4, e-mail: vnmurashev@mail.ru
Abstract Рассмотрены особенности развития технологии КМОП сверхбольших интегральных схем (СБИС) нанометрового топологического диапазона. Показано, что минимальные топологические размеры элементов СБИС достигаются путем совершенствования специального оборудования и технологических процессов, а также использования новых конструктивно-технологических решений КМОП-транзисторных структур.
keywords КМОП, СБИС, транзистор, технология, топологические размеры.
References 1. The National Technology Roadmap for Semiconductors 1997 // www.semichips.org, 1998.
2. Dennard, R. H. Design of ion-implanted MOSFET’s with very small physical dimensions / R. H. Dennard, F. H. Gaensslen, H.-N. Yu, V. Leo Rideout, E. Bassous, A. R. LeBlanc // IEEE J. Solid - State Circuits. - 1974. - V. 9. - P. 256—268.
3. Красников, Г. Я. Конструктивно технологические особенности субмикронных МОП-транзисторов. Ч. 1. / Г. Я. Красников - М.: Техносфера, 2002.
4. Красников, Г. Я. Отличительные особенности и проблемы КМОП-технологии при уменьшении проектной нормы до уровня 0,18 мкм и меньше / Г. Я. Красников, О. М. Орлов // Российские нанотехнологии. - 2008. - Т. 3. - № 7—8. - С. 124—128.
5. Красников, Г. Я. Оптимизация электрического метода контроля субмикронных предельных размеров элементов на пластине / Г. Я. Красников, О. М. Орлов, Е. Н. Овчаренко // Электроника, микро- и наноэлектроника. - М.: МИФИ, 2007. - С. 89—94.
6. Орлов, О. М. Проблемы и отличительные особенности КМОП-технологии при переходе от проектных норм 0,8 мкм к 0,18 мкм / О. М. Орлов // Там же. - С. 95—100.
7. Pollentier, I. Sub-50nm gate patterning using CD trim technicues and 248 nm or 193 nm lithography / I. Pollentier, P. Jaenen, C. Baerts, K. Ronse // Future Fab International. - 2002. - V. 12.
8. Smirnov, V. K. Technology for nanoperiodic doping of a metal-oxide-semiconductor field - effect transistor channel using a self-forming wave-ordered structure / V. K. Smirnov, D. S. Kibalov, O. M. Orlov, V. V. Graboshnikov // Nanotechnology. - 2003. - N 14. P. 709—715.
9. Красников, Г. Я. Технология периодического легирования канала кремниевого МОП-транзистора на основе самоформирующейся наноструктуры / Г. Я. Красников, О. М. Орлов, В. К. Смирнов, Д. С. Кибалов, В. В. Грабошников // Электроника, микро- и наноэлектроника. - М.: МИФИ, 2003. - С. 43—47.
10. Bohr, M. A high performance 0,25 -m logic technology optimized for 1,8 V operation / M. Bohr, S. S. Ahmed, S. U. Ahmed, M. Bost, T. Ghani, J. Greason, R. Hainsey, C. Jan, P. Packan, S. Sivakumar, S. Thompson, J. Tsai, S. Yang // IEDM Tech. Dig. - 1996. P. 847—850.
11. Thompson, S. An enhanced 130 nm generation logic technology featuring 60 nm transistors optimized for high performance and low power at 0,7—1,4 V / S. Thompson, M. Alavi, R. A. Arghavani, A. Brand, R. Bigwood, J. Brandenburg, B. Crew, V. Dubin, M. Hussein, P. Jacob, C. Kenyon, E. Lee, B. MeIntyre, P. Moon, P. Nguen, R. Schweinfurth, S. Sivakumar, P. Smith, M. Stettler, S. Tyagi, M. Wei, J. Xu, S. Yang, M. Bohr // IEDM Tech. Dig. - 2001. - P. 257—261.
12. Thompson, S. 130nm logic technology featuring 60nm transistors, low-K dielectrics, and Cu interconnects / S. Thompson, M. Alavi, M. Hussein, P. Jacob, C. Kenyon, P. Moon, M. Prince, S. Sivakumar, S. Tyagi, M. Bohr // Intel Тechnol. J. - 2002. - V. 6, N. 2. - P. 5—13.
13. Wolf, S. Silicon Processing for the VLSI ERA: V. 3. The Submicron MOSFET / S. Wolf - Sunset Beach CA (USA) : Lattice Press, 1995. - P. 411—412.
14. Erlebach, A. Experimental and numerical study of shallow trench isolation processes / A. Erlebach, C. S. Yun, D. Matveev, R. Mickevicius, F. Nouri, A. Golnas, S. Zelenka, W. Fichtner // SolidState Dev. Res. Conf. 2001. Proc. 31st Europ, 2001. - Nuremburg (Germany) - P. 223—226.
15. Орлов, О. М. Технология промышленного производства КМОП ИС с минимальным размером 0,8 мкм / О. М. Орлов, Г. Я. Красников, П. В. Игнатов // Разработка, технология и производство полупроводниковых микросхем. - М., 1999. - С. 293—313.
16. Thompson, S. A 90 nm logic technology featuring 50 nm strained silicon channel transistors, 7 layers of Cu interconnects, low-k ILD, and 1um2 SRAM Cell / S. Thompson, N. Anand, M. Armstrong, C. Auth, B. Arcot, M. Alavi, P. Bai, J. Bielefeld, R. Bigwood, J. Brandenburg, M. Buehler, S. Cea, V. Chikarmane, C. Choi, R. Frankovic, T. Ghani, G. Glass, W. Han, T. Hoffmann, M. Hussein, P. Jacob, A. Jain, C. Jan, S. Joshi, C. Kenyon, J. Klaus, S. Klopcic, J. Luce, Z. Ma, B. Mcintyre, K. Mistry, A. Murthy, P. Nguyen, H. Pearson, T. Sandford, R. Schweinfurth, R. Shaheed, S. Sivakumar, M. Taylor, B. Tufts, C. Wallace, P. Wang, C. Weber, M. Bohr // Internat. Electron Dev. Meet. - 2002. - P. 61.
17. Кибалов, Д. С. Анализ сверхмелких распределений мышьяка в кремнии методом вторично-ионной масс-спектрометрии / Д. С. Кибалов, О. М. Орлов, С. Г. Симакин, В. К. Смирнов // Письма в ЖЭТФ. - 2004. - Т. 30, вып. 21. - С. 21—26.
18. Орлов, О. М. Особенности формирования мелких областей легирования кремния мышьяком в структуре оксид/кремний / О. М. Орлов, Д. С. Кибалов, В. К. Смирнов // Электроника, микро- и Наноэлектроника. - М.: МИФИ, 2004. - С. 52—55.
19. Sai-Halasz, G. A. Antymony and arsenic segregation at Si—SiO2 interface / G. A. Sai-Halasz, K. T. Short, J. S. Williams // IEEE Electron Dev. Lett. - 1985. - V. 6. - P. 285—287.
20. Thakur, R. P. S. RTP technology for tomorrow / R. P. S. Thakur, P. J. Timans, S. P. Tay // SST. - 1998. - N 6. - P. 171—183.
21. Kamgar, A. Rapid thermal processing of silicon / A. Kamgar // Submicron Integrated Circuits, edited by R. K. Watts - New York : Wiley Intersci. (USA), 1989.
22. Roozeboom, F. Rapid thermal processing systems: a review with emphasis on temperature control / F. Roozeboom, N. Parekh // J. Vac. Sci. Technol. - 1990. B. - V. 8. - P. 1249.
23. Taur, Y. CMOS scaling into the nanometer regime / Y. Taur, D. Buchanana, W. Chen, D. Frank, K. Ismail, S. H. Lo, G. Sai-Halasz, R. Viswanathan, H. J. C. Wann, S. Wind, H. S. Wong // Proc. IEEE. - 1997. - V. 85. - P. 486.
24. Yeh, W.-K. Optimum halo structure for Sub-0.1 -m CMOSFETs / W.-K. Yeh, J.-W. Chou // IEEE Trans. ED. - 2001. - V. 48, N 10. - P. 2357—2362.
25. Hussein, M. A. Materials impact on interconnects process technology and reliability / M. A. Hussein, Jun He // IEEE Transactions on Semiconductor Manufacturing. - 2005. - V. 18, N 1. - P. 69—85.
26. Horstman, J. T. Matching analysis of deposition defined 50nm MOSFETs / J. T. Horstman, U. Hilleringmann, K. F. Goser // IEEE Transaction on Electron Devices. - 1998. - V. 45, N 1. - P. 299—306.
27. Flechet, B. Microwave characterization of thin film materials for interconnections of advanced packaging / B. Flechet, R. Salik, J. W. Tao, G. Angйnieux// Proc. of third Internat. Adv. Packag. Mater. Symp. - 1997. - P. 139—142.
28. Lee Levine The trend toward copper with low k layers continues / Lee Levine // Chip Scale Review Jan. - 2002.
29. Bai, P. A 65 nm logic technology featuring 35 nm gate lengths, enhanced channel strain, 8 Cu interconnect layers, low-k ILD and 0,57 -m 2 SRAM Cell / P. Bai, C. Auth, S. Balakrishnan, M. Bost, R. Brain, V. Chikarmane, R. Heussner, M. Hussein, J. Hwang, D. Ingerly, R. James, J. Jeong, C. Kenyon, E. Lee, S.-H. Lee, N. Lindert, M. Liu, Z. Ma, T. Marieb, A. Murthy, R. Nagisetty, S. Natarajan, J. Neirynck, A. Ott, C. Parker, J. Sebastian, R. Shaheed, S. Sivakumar, J. Steigerwald, S. Tyagi, C. Weber, B. Woolery, A. Yeoh, K. Zhang, M. Bohr // IEDM. - 2004. - P. 657—660.
30. История процессоров Intel // http://cpugarden.ru/history/ intel/
31. VanDer Voorn, P. CMOS shallow-trench-isolation to 50-nm channel widths / P. VanDer Voorn, D. Gan, P. Krusius // IEEE Trans. on Electron Devices. - 2000. - V. 47, N 6. - P. 1175—1182.
32. Yang, S. A high performance 180 nm generation logic technology / S. Yang, S. Ahmed, B. Arcot, R. Arghavani, P. Bai, S. Chambers, P. Charvat, B. Cotner, R. Gasser, T. Ghani, M. Hussein, C. Jan, C. Kardas, J. Maiz, P. MeGregor, B. MeIntyre, B. Tufts, S. Tyagi, M. Bohr // IEDM Tech. Dig. - 1998. - P. 197—200.
33. Thompson, S. E. A 90-nm logic technology featuring strained-silicon / S. E. Thompson, M. Armstrong, C. Auth, M. Alavi, M. Buehler, R. Chau, S. Cea, T. Ghani, G. Glass, T. Hoffman, C. H. Jan, C. Kenyon, J. Klaus, K. Kuhn, M. Zhiyong, B. Mcintyre, K. Mistry, A. Murthy, B. Obradovic, R. Nagisetty, N. Phi, S. Sivakumar, R. Shaheed, L. Shifren, B. Tufts, S. Tyagi, M. Bohr, Y. El-Mansy // IEEE Transactions on Electron Devices. - 2004. - V. 51, N 11. P. 1790—1797.
34. Mistry,
Language of full-text russian
Full content Buy
Back